人工智能、高性能计算、超大规模数据中心等领域，对芯片性能和功能提出了越来越高的要求。传统芯片设计和制造模式已经难以满足这些需求。小芯片（Chiplet）和异构集成的 Multi-Die 系统，为解决这些难题带来了新的希望。 

通过在单个封装中异构集成多个芯片，Multi-Die 系统能够提供更优异的处理能力和性能表现。一系列技术创新为Multi-Die系统的出现铺平了道路，其中的关键之一是UCIe标准。UCIe于2022年3月推出，属于Die-to-Die连接的实际标准，意在围绕经验证的芯片（或称为小芯片）建立更广泛的生态系统。 

UCIe 的创立初衷是简化来自不同供应商、不同工艺技术的芯片之间的互操作性。那么，UCIe 标准能够实现吗？答案是肯定的。新思科技与英特尔已经成功地使用 UCIe 标准实现了不同工艺、不同厂商IP之间的互操作。

近日，通用芯片互连快递 (UCIe) 联盟宣布发布其 2.0 规范。UCIe 2.0 规范增加了对标准化系统架构的支持，以提高可管理性，并全面解决了跨多个芯片的 SIP 生命周期的可测试性、可管理和调试 (DFx) 设计挑战（从分类到现场管理）。

UCIe联盟表示，UCIe 2.0规范导入了可选的可管理性特性和UCIe DFx架构（UDA），其中包括每个芯片内用于测试、遥测和调试功能的管理结构，达到了与供应商无关的芯片互操作性，成为SIP管理和DFx操作提供了灵活统一的方法。 

此外，2.0 规范支持 3D 封装。与2D/2.5D封装相较，可提供更高的带宽密度和更高的能效。同时还针对混合键合进行了优化，具有凸点间距功能，凸点间距可大至 10~25 微米，小至 1 微米或更小，以提供灵活性和可扩展性。 

另一个特点是针对互操作性和合规性测试优化了封装设计。合规性测试的目标是根据已知良好的参考 UCIe 实现来验证被测设备 (DUT) 的主频带支持功能。UCIe 2.0 为物理、适配器和协议合规性测试建立了初始框架。 

UCIe联盟总裁兼三星电子公司副总裁 Cheolmin Park 表示：“UCIe 联盟支持多种芯片，以满足快速变化的半导体行业的需求。UCIe 2.0 规范在之前的迭代基础上，开发了全面的解决方案堆栈并鼓励芯片解决方案之间的互操作性。这是联盟致力于蓬勃发展的开放芯片生态系统的又一例证。”

UCIe联盟释出的 UCIe 2.0 规范的要点，首先，是为任何具有多个小芯片的系统级封装（SiP）结构的可管理性、调试和测试提供全面支持。其次，支持3D封装，可显著提高带宽密度和电源效率。再次，改进的系统级解决方案，其可管理性定义为芯片堆叠的一部分。第四，针对互操作性和一致性测试，优化封装设计。最后，UCIe 2.0规范可完全向下兼容UCIe 1.1和UCIe 1.0。

2022 年 3 月，AMD、Arm、Google Cloud、英特尔、Meta、微软、高通、三星、台积电、阿里巴巴等企业共同宣布建立 UCIe 联盟，以打造小芯片生态系统，订定小芯片互联标准规范。 而 UCIe 全名是 Universal Chiplet Interconnect Express，就是通用小芯片互连通道，这是一种开放的行业标准，目的在封装级别建立互连。

UCIe联盟是希望可以建立一个芯片到芯片的互联标准，并培育一个开放的小芯片生态系统，以满足客户对可定制的封装级整合的需求，连接来自多个供应商的芯片。在最早的 UCIe 1.0里，涵盖了芯片到芯片之间的 I/O 物理层、协议和软件堆叠等，并利用了 PCI Express（PCIe） 和 Compute Express Link（CXL） 两种高速互连标准。而2023年发布的UCIe 1.1规范中进一步纳进了针对汽车应用的增强功能。

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